XC7A50T-3FGG484E оптимізований для додатків з низькою потужністю, які потребують серійних приймачів, високої DSP та пропускної здатності логіки. Забезпечте найнижчу загальну вартість матеріалів для високопропускних та чутливих до витрат додатків.
XC7A50T-3FGG484E оптимізований для додатків з низькою потужністю, які потребують серійних приймачів, високої DSP та пропускної здатності логіки. Забезпечте найнижчу загальну вартість матеріалів для високопропускних та чутливих до витрат додатків.
Функціональні особливості
Додаткова високоефективна логіка FPGA на основі справжньої технології таблиці пошуку 6-входів, налаштована як розподілена пам'ять.
36 кб Блок-порт-блок-оперативної пам’яті із вбудованою логікою FIFO для буферизації даних на мікросхемі.
Технологія високої продуктивності Selectio ™, що підтримує інтерфейси DDR3 до 1866 Мб/с.
Високошвидкісне послідовне з'єднання, вбудований гігабітний приймач, зі швидкістю від 600 Мб/с до 6,6 ГБ/с, а потім до 28,05 ГБ/с, забезпечуючи спеціальний режим низької потужності, оптимізований для мікросхеми до інтерфейсів CHIP.
Аналоговий інтерфейс, що налаштовується користувачем, інтегрує подвійний канал 12-біт 1 ММП аналого-цифровий перетворювач та датчики живлення та мікросхеми.
Чіп цифрового сигнального процесора, оснащений множниками 25 x 18, 48-бітним акумулятором та схемою перед сходами для високоефективної фільтрації, включаючи оптимізовану симетричну фільтрацію коефіцієнта.
Потужний чіп для управління годинником, який поєднує в собі фазові петлі та модулі управління годинником гібридного режиму, здатний досягти високої точності та низького тремтіння.
Інтегрований блок PCIE, підходить для кінцевих точок x8 Gen3 та конструкцій кореневих портів.
Кілька варіантів конфігурації, включаючи підтримку товарного зберігання, 256 бітів шифрування AES з аутентифікацією HRC/SHA-256 та вбудованою виявленням та корекцією SEU.
